Основной причиной ошибок в печатных платах является недостаточный контроль принципиальной схемы. К сожалению, автоматизации поддается лишь контроль простых синтаксических ошибок (цепи, присоединенные только к одному выводу или вовсе не имеющие узлов, неподключенные выводы, различные электрические ошибки и т. д.).
Проверку схемы на наличие синтаксических ошибок выполняют с помощью команды Utils/ERC. (ERC - electrical rules check - проверка правильности выполнения правил электрических соединений).
Кнопка File name позволяет выбрать файл, в который записывается отчет о проверке. Расширение файла отчета о верификации схемы - ERC.
В группе параметров Reports Options выбираются параметры, подлежащие контролю при выполнении верификации схемы. Ниже приводится их описание.
| Single Node Nets | Поиск цепей имеющих один узел |
| No Node Nets | Поиск цепей не имеющих узлов |
| Electrical Errors | Поиск электрических ошибок, как правило, соединение выходов компонентов, их подключение к общим цепям и т. п. |
| Unconnected Pins | Поиск неподключенных (висячих) выводов компонентов |
| Unconnected Wires | Поиск неподключенных цепей |
| Bus Net Errors | Поиск ошибок групповой связи |
| Component Errors | Поиск ошибок компонентов, например расположение символа поверх других компонентов |
| Net Connectivity Errors | Поиск неправильного подключения цепей земли и питания |
| Hierarchy Errors | Поиск ошибок в иерархических структурах |
Установка флажка View Report вызывает просмотр файла сообщений об ошибках по окончании верификации схемы, флажком Annotate Errors включается цветовое выделение ошибок.
Файл сообщений об ошибках *.ERC имеет текстовый формат и может быть просмотрен в любом тестовом редакторе. В нем выводится информация о типе ошибки и ее координаты.
| Назад | Вперед |